Cookies
Potrebujeme váš súhlas na využitie jednotlivých dát, aby sa vám okrem iného mohli ukazovať informácie týkajúce sa vašich záujmov. Súhlas udelíte kliknutím na tlačidlo „OK“.
IEEE 1800-2005
IEEE Standard for SystemVerilog: Unified Hardware Design, Specification and Verification Language
Automaticky preložený názov:
IEEE štandard pre SystemVerilog : Unified Hardware Design, špecifikácie a verifikácia jazyk
NORMA vydaná dňa 22.11.2005
Informácie o norme:
Označenie normy: IEEE 1800-2005
Dátum vydania normy: 22.11.2005
Kód tovaru: NS-416124
Približná hmotnosť: 300 g (0.66 libier)
Krajina: Medzinárodná technická norma
Kategória: Technické normy IEEE
Anotácia textu normy IEEE 1800-2005 :
New IEEE Standard - Superseded.
This standard represents a merger of two previous standards: IEEE 1364-2005 Verilog hardware description language (HDL) and IEEE 1800-2005 SystemVerilog unified hardware design, specification and verification language. The 2005 SystemVerilog standard defines extensions to the 2005 Verilog standard. These two standards were designed to be used as one language. Merging the base Verilog language and the SystemVerilog extensions into a single standard enables users to have all information regarding syntax and semantics in a single document.
ISBN: 978-0-7381-4811-3
Number of Pages: 648
Product Code: STDRE95376
Keywords: Assertions, Design Automation, Design Verification, Hardware Description Language (HDL), Verilog, Programming Language Interface (PLI), Verilog Programming Interface (VPI), SystemVerilog
Category: Design Automation
Odporúčame:
EviZak - všetky zákony vrátane ich evidencie na jednom mieste
Poskytovanie aktuálnych informácií o legislatívnych predpisoch vyhlásených v Zbierke zákonov od roku 1945.
Aktualizácia 2x v mesiaci !
Chcete vedieť viac informácii ? Pozrite sa na túto stránku.
